半导体赛道梳理——先进封装
一、后摩尔时代，先进封装扮演重要角色
1、摩尔定律面临双重挑战，芯片性能和空间仍是关键
摩尔定律或受到物理极限与经济性双重挑战：（1）摩尔定律，集成电路上可以容纳的晶体管数目在大约每经过18个月便会增加一倍。如今最先进的半导体制程已经达到5nm，借助于EUV光刻等先进技术，头部公司还在向3nm甚至更小的节点演进。与芯片制程缩小对应，封装的引脚间距也在不断缩小，接口密度不断提升。（2）物理极限或将制约芯片制程发展，摩尔定律成长速度放缓。当芯片制程发展到10nm时，晶体管栅氧化层的厚度只相当于十个原子的直径，量子效应作用显著。以量子隧穿效应为例，由于微观粒子的波动性，势垒将无法有效阻隔电子穿透，造成的漏电使得晶体管的效应难以控制。工艺制程持续微缩过程中，物理极限或将制约摩尔定律指导下的工艺制程进步。（3）经济效益降低，先进制程硬件成本高企。晶体管的尺寸微缩使得通过增加晶体管数量提升性能的系统级芯片（System on Chip，SoC）成为可能，然而生产这些先进制程芯片的成本大幅增加，除了单片的制造成本以外，在开发阶段也需要投入大量的研发成本，包括芯片设计、设备折旧、材料损耗等一次性支出。对芯片制造商而言，是日益加重的研发费用、资本开支负担，以及低良率导致的低经济效益；相应的，对芯片设计商而言，是日益增长的大规模集成电路设计成本、流片成本，以及技术不确定性带来的产品上市时间滞后。.
2、性能与空间的博弈，仍是集成电路发展的核心
关于集成电路行业的发展主要有两个主流方向，延续摩尔定律（More Moore）和超越摩尔定律（More than Moore）。
延续摩尔定律主要指是在晶体管缩放技术上进一步探索，例如采用FinFET（鳍式场效应管）、GAA（Gate-All-Around, 环绕式栅极）等工艺。
超越摩尔定律则是寻求更多样性的功能实现方法，例如算法优化、系统设计优化、新材料以及制造方法等。为了实现系统效率最大化，芯片绕不开PPA（性能、功耗、面积）的评价体系。不管是延续摩尔定律还是超越摩尔定律，最终的落脚点仍是在有限的空间中实现更强的性能和更低的功耗。
先进封装是超越摩尔定律方向中一条重要赛道，它能提供更好的兼容性和更高的连接密度，使得系统集成度的提高不再局限于同一颗芯片。具体来看，先进封装的优势在于1）优化连接方式，实现更高密度的集成；2）更容易地实现异构集成，即在同一个封装内集成不同材料、线宽的半导体芯片和器件，从而充分利用不同种类芯片的性能优势以及成熟制程的成本优势。
3、先进封装为芯片的功能拓展增加了可能性
传统封装技术本身对芯片的功能并不会产生实质变化。封装主要起到三个功能：1）保护：保护封装内的芯片，防止其受到灰尘、水汽等的破坏；2）嵌套：通过对芯片进行封装放大物理尺寸，便于安装到后续PCB板级别的系统上；3）连接：通过封装对IO口进行定义和布置，实现芯片与外界的通讯。
与传统封装相比，先进封装给芯片的功能拓展增加了可能性。1）功能密度的提升：先进封装在功能相同的情况下，可以减少空间占用；2）缩短互连长度：传统封装中，引线穿过外壳和引脚需要数十毫米甚至更长，延时和功耗都比较可观，先进封装将互联长度从毫米级缩短至微米级，使得性能和功耗都得以提升；3）实现系统重构：电子系统的构建亦可以在芯片级基板级进行，在封装内部即可实现所谓系统级封装。
从历史上看，较为通行的封装技术分类的标准是按照芯片与基板的连接方式进行划分，已经经历了三代更新：通孔插装时代、表面贴装时代和面积阵列封装时代。目前，全球半导体封装以QFN和BGA等第三代成熟技术为主流，随着芯片在算速与算力上的需求同步提升，封装技术正式进入第四代，即堆叠封装时代，集成化程度大大提高。
4、先进封装技术的发展趋势
先进封装技术的发展趋势可以分解为3个分向量：1）功能多样化：封装对象从最初的单裸片向多裸片发展，一个封装下可能有多种不同功能的裸片；2）连接多样化：封装下的内部互连技术不断多样化，从凸块（Bumping）到嵌入式互连，连接的密度不断提升；3）堆叠多样化：器件排列已经从平面逐渐走向立体，通过组合不同的互连方式构建丰富的堆叠拓扑。先进封装技术的发展延伸和拓展了封装的概念，从晶圆到系统均可用“封装”描述集成化的处理工艺。
Bumping（凸块），迈向先进封装第一步：Bumping工艺的雏形是倒装芯片所需的焊球，而倒装芯片一定程度上替代了引线键合，为此后产生的多种封装形式提供了基础。Bumping在产业链中的位置介于前道晶圆制造和后道封装测试之间，因而被称作“中道”制造。随着高密度芯片需求的不断扩大带来倒装需求的增长，Bumping的需求将不断提升。目前国内主要封测厂商如长电科技（长电先进）、通富微电、华天科技（华天昆山）、晶方科技等都已具备Bumping制造能力。
TSV（硅通孔）实现立体集成：TSV（Through Silicon Via, 硅通孔）主要用于立体封装，在垂直方向上为芯片起到电气延伸和互连的作用。直接互联上下两片结构相同的芯片能够实现大带宽、低时延的数据传输，一定程度上消除了芯片外存储器件总线速度慢、功耗高的缺点。这一特性与存储器行业的需求不谋而合，因此TSV大量应用于高端Flash和DRAM堆叠中。因此，就存储器而言，TSV已从封装技术变为整颗芯片制造过程中的重要组成部分。
RDL（重布线层）助力晶圆级封装：RDL（Re-distributed layer）主要为2D平面上的芯片电气延伸与互连提供媒介。RDL在WLP（Wafer Level Package，晶圆级封装）和立体堆叠封装中有广泛的应用。根据重布凸点的位置，RDL可分为扇入型（Fan-In）和扇出型（Fan-Out）。扇入型封装是将线路集中在芯片内部，主要用于低I/O节点数量和较小裸片工艺中；扇出型封装技术采用在芯片尺寸以外的区域做I/O接点布线设计以提高I/O接点的数量。
Interposer（中介层），堆叠封装的连接平台：Interposer是封装中多芯片模块或电路板传递电信号的一层平台，通过引线/凸块/TSV实现电气连接。中介层可以由硅和有机材料制成，充当多颗裸片和电路板之间的桥梁，完成异质集成封装。Interposer具有较高的细间距I/O密度和TSV形成能力，在2.5D和3D IC芯片封装中扮演着关键角色。与RDL用于单颗芯片的重布线不同的是，Interposer主要用于连接多颗芯片与下方基板。
5、主流先进封装形式介绍
WLP（晶圆级封装）：晶圆级封装与传统封装不同点在于切割晶圆与封装的先后顺序。传统封装工艺步骤中，封装要在裸片切割分片后进行，而晶圆级封装是先进行封装再切割。晶圆级封装能明显缩小芯片封装后的大小，契合了消费类移动设备，尤其是手机，对于内部高密度空间的需求；此外还能提升了数据传输的速度与稳定性。
3D IC（立体封装）：3与2.5D不同的是，3D通常含有芯片或器件之间的堆叠。在高性能计算芯片中，通过3D堆叠技术可以扩大内存芯片的容量、提升传输带宽，同时由于堆叠中引线的减少，大大降低了消芯片中因数据传输造成的不必要的能量损耗，因此采用TSV工艺的3D IC大量运用于存储器（SRAM、DRAM、Flash）、GPU、CPU中。
Chiplet（芯粒）：Chiplet是将单颗SOC芯片的各功能区分解成多颗独立的芯片，并通过封装重新组成一个完整的系统。与SoC芯片相比，采用Chiplet模式的优势有：1）单颗芯片面积较小，可提高制造良率；2）可实现异构集成。Chiplet的本质是硅片级别的IP复用。IP指芯片中特定的功能模块，可以直接移植到设计和制造中。通常来说，IP分为软、固、硬三类，对应VHDL硬件设计语言、门级网表、掩膜三种形态。Chiplet的出现，使得特定功能的IP不再局限于上述三种类型的交易、使用、制造，也可以通过直接购买晶圆进行封装和测试，让IP有了第四种形态，硅片。芯片设计公司可以按模块根据性价比选择所需工艺制程（包括第三方芯片），在研发上也可以减少重复支出，从而实现更好的成本控制和更快的上市时间（Time to market）。Chiplet还拥有较大的成本优势。Chiplet的成本优势主要体现在两方面：1）异质集成允许在一部分功能模块使用成熟制程，而只在与性能高度相关的部分使用先进制程，从而降低整体成本；2）相同制程下，1块面积为S、包含T颗晶体管的裸片成本远高于N块面积S/N、包含T/N颗晶体管的裸片成本之和，此外，面积的减小也随之带来裸片良率的提升，进一步减少成本。目前在Chiplet领域已有成熟产品的主要是AMD和英特尔，其中，AMD产品化进度较快。Chiplet给全产业链提供了新的发展机遇：1）芯片设计企业能够通过利用“硅片级IP”减少流片费用，降低芯片设计门槛；2）IP授权商有升级为Chiplet供应商的机会，从而提升IP的价值并有效降低芯片客户的设计成本；3）芯片制造与封装环节标准化程度大大提升，能够通过增设定制化服务以Chiplet取代传统ASIC模式，降低生产验证周期，提升晶圆厂和封装厂的产线利用率；4）标准与生态方面，我们认为Chiplet的普及将提高全产业链的标准化程度，有望建立起可互操作的组件、协议和软件生态。
SiP（系统级封装）：SiP也可与SoC芯片相对应，SiP与SoC的本质区别在于功能分块的实现方式不同。SoC芯片是从设计角度出发，将系统所需的功能区高度集中到一颗芯片上，功能的实现通过IP核实现；而SiP是从封装的角度出发实现功能分区和系统集成。具体来看，SiP是将多个具有不同功能的有源电子元件（通常是裸芯片）、无源器件及其他器件（MEMS或光学器件等）构成一个系统或子系统，并将多个系统组装到一个封装体内部，使其成为一个可以实现一定功能的单体封装件。从连接方式上看，倒装、扇出型和嵌入式（Embedded Die）是实现SiP的三条常见技术路线。SiP能够很好兼顾性能与空间，具有较高灵活性。SiP可以实现终端电子产品的轻薄短小、多功能、低功耗等特性要求，同时封装级别元件的集成相比于Chiplet和SoC有更高的灵活性。以Apple Watch S4为例，SiP技术使其封装面积从94.6mm2减小37%至59.94mm2（根据Yole）。因此，SiP在消费电子、可穿戴设备等轻巧型产品中大量应用。SiP现有商业模式下产业链分工较为明显，但存在潜在OSAT SiP和晶圆厂SiP模式。
二、行业情况
1、市场空间（倒装市场最大，3D堆叠规模增速快）
随着全球数字化普及，芯片总数量的增加使得封装行业总体价值量增厚，消费电子、汽车及工业领域对数据传输速度和总量要求有较大提升，先进封装需求提升。据Yole Development测算，2020年全球先进封装市场规模已达300亿美元，预计2026年可达475亿美元，CAGR为8%，2026年先进封装将超过封装总市场规模的50%。具体来看，2020年倒装、3D堆叠、扇出型封装市场规模分别为247/20/12亿美元，各占约80%/6%/5%，Yole预计到2026年细分市场规模分别达340/66/30亿美元，其中，3D堆叠、扇出型市场规模增速最高，2020-2026年CAGR分别达22%/16%。
3D堆叠：3D堆叠有效解决了性能与功耗的取舍问题，可以实现大带宽、低功耗传输，因此广泛应用于人工智能、机器学习、高性能计算、数据中心、CIS和3D NAND领域中。
扇出型封装：可以为芯片提供了更多I/O接口，因此能满足更多数据连接通道。在数字化、智能化程度的驱动下，扇出型封装能够满足移动和消费领域快速增长的数据传输需求。同样地，扇出型封装亦能满足汽车智能驾驶算力提升对数据传输提出的需求。
2、竞争格局
前后道头部厂家纷纷抢滩，先进封装成必争之地：先进封装推动前后道工艺相互渗透融合分化出“中道”概念，也预示了行业新模式的可能：具有较高技术壁垒和技术积累的厂商会向上下游工序延伸。先进封装市场需求较大，头部厂商凭借各自优势入局，成为先进封装行业的主力军，其中，前道主要有英特尔、三星、台积电，后道主要有日月光、安靠、长电科技、通富微电、华天科技等。
中国封测头部厂家通过自主研发和兼并收购，已基本形成先进封装的产业化能力，并在关键技术上（如Bumping、Flip-Chip、TSV和2.5D/3D堆叠技术等）实现了与国际领先企业对标的能力。以长电科技、通富微电、华天科技为代表的国内企业在推进高端先进封装技术更加成熟的基础上，继续提升BGA、PGA、WLP和SiP等先进封装形式的产能规模。
3、相关机会
（1）封测厂商（国内龙头实现技术覆盖，毛利率低，今年供需改变）
2、半导体全产业链都将受益于先进封装带来的技术革新（eda工具延伸，IP厂商提供chiplet芯片芯原股份，设备材料国产化率低）
制造端：先进封装使封装的定义得以延伸，前道工序的采用也使得先进封装技术壁垒不断提升，在后道工序中的作用愈发重要。先进封装已成为封测代工行业继续立足的必争之地。此轮技术革新由头部厂家带动，头部封测代工厂商与IDM、晶圆厂主导的寡头局面或成行业新格局，率先布局先进封装才有资格参与下一步的份额竞争，其先入优势有望在产能提升后进一步放大。
设计端：传统形式中相对独立的芯片设计与封装设计之间联系愈发紧密，先进封装使得EDA工具应用向系统设计延伸。SiP、Chiplet、3D-IC等封装形式建立了一个多芯片、元器件环境，芯片设计师需要在一开始就考虑到整个系统层级的设计和优化，也需要一套能够使整个团队都能参与设计的EDA工具平台。IP厂商也将充分受益于硅片级别IP复用—Chiplet（芯粒）带来的新商机。
设备端、材料端：1）目前，国内前道设备制造商已进入头部客户的产线并已形成较强竞争力。然而，封测产业虽然是我国半导体产业链中最成熟的环节，但后道封装和测试设备的国产化率仍然较低，仍需关注后道封装测试设备的国产化进程。2）此外，中道工艺对光刻胶、CMP相关材料的需求也在不断上升。虽然先进封装对引线框架和键合丝线的需求较小，但长期来看，如QFN、TO等传统封装形式发展至今规模化生产水平已较高，仍具备成本优势，市场规模有望维持稳定增长。
